专利名称：可设定或控制时钟信号的占空比的时钟生成电路及
其系统
专利类型：发明专利发明人：石见幸一
申请号：CN200410003378.3申请日：20040129公开号：CN1574639A公开日：20050202
摘要：时钟生成电路1A接收基准时钟信号CLK0，将时钟信号CLK1、CLK2、CLK3分别输出到外围电路1000、2000、3000。通过改变时钟生成电路1A包含的缓冲电路10－0A、10－1A、10－2A、10－3A分别输出的输出缓冲信号的至少一个占空比，可以改变时钟信号CLK1、CLK2、CLK3中至少一个的占空比。
申请人：株式会社瑞萨科技
地址：日本东京都
国籍：JP
代理机构：中国专利代理(香港)有限公司
更多信息请下载全文后查看
因篇幅问题不能全部显示，请点此查看更多更全内容